Laporan Akhir 2 Modul 2

Laporan Akhir 2 Modul 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

a. Jumper

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

Bahan (proteus)

a. IC 7408 (JK filp flop)

Gambar 3. IC 74LS112

b. IC 7404

Gambar 4. IC 7404

c. IC 7432

Gambar 5. IC 7432

d. Power DC

Gambar 6. Power DC

e. Switch (SW-SPDT)

Gambar 7. Switch

f. Logicprobe atau LED

Gambar 8. Logic Probe

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Pada percobaan ini, kaki R (reset) dihubungkan ke B0  dengan inputan berupa 1, kaki S (set ) dihubungkan ke B1 dengan inputannya adalah 1 , kaki J dan K sama sama dihubungkan ke VCC, kemudian untuk kaki clk dihubungkan ke B2 dengan inputan 0. Untuk output sendiri yaitu untuk Q dihubungkan ke H7 dan untuk Q' dihubungkan ke H6. Apabila disimulasikan maka untuk ouput yang dihasilkan adalah Q bernilai 1 dan Q' bernilai 0. Hal ini disebabkan karena clk bersifat aktif low, dimana ia akan aktif saat berlogika 0. Karena pada kaki S (set), input yang diberikan adalah 0, maka akan mampu mengktifkan rangkaian yang bekerja pada kondisi aktif low, sehingga output yang dihasilkan berlogika 1. Pada percobaan ini, juga divariasikan beberapa keadaan, yaitu:

Apabila B0=0, B1=1 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi inputan berupa 0.

Apabila B0=1, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=0. Ini disebabkan karena clocknya bersifat aktif low

Apabila B0=0, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=1. Ini dinamakan kedaan terlarang, karena kedua ouput sama sama memiliki nilai yang sama yaitu 1.

Apabila B0=1, B1=1 dan B2=clock, maka untuk output yang dihasilkan adalah Q=toggle dan Q'=toggle. 

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1) Apa yang terjadi jika B1 diganti clock pada kondisi 2?

     Jawab:

    Pada percobaan 2, apabila B1 diganti dengan clock, tepatnya bagian s(set) yang diganti, maka output Q dan Q' didapatkan 1 dan 0. hal ini karena sesuai tabel kebenaran dari T flip flop yaitu saat clock berlogika 0 dimana S berlogika 1 dan R berlogika 0 maka output Q = 1 dan Q' = 0. dan ketika clock berlogika 1 dimana s berlogika 0 dan R berlogika 0 maka didapatkan outputnya tetap yaitu Q=1 dan Q'=0

2. Apakah ada pengembangan terbaru dari T flip flop?

    Jawab:

    Sejak ditemukannya T Flip Flop, tidak terjadi banyak perubahan mendasar dalam desain atau prinsip kerjanya. T Flip Flop tetap menjadi komponen dasar dalam rangkaian logika dan memiliki aplikasi yang luas dalam berbagai sistem digital.

Namun, ada beberapa variasi dari T Flip Flop yang telah dikembangkan untuk memenuhi kebutuhan khusus. Beberapa pengembangan dari T Flip Flop yang mungkin disebutkan antara lain:

a) T Flip Flop Sinkron dan Asinkron (Synchronous and Asynchronous T Flip Flop)

T Flip Flop dapat bekerja dalam mode sinkron atau asinkron. Dalam mode sinkron, input T hanya berubah pada tepi naik atau turun dari sinyal clock. Dalam mode asinkron, input T dapat berubah kapan saja, terlepas dari sinyal clock.

b) T Flip-Flop dengan Reset dan Preset: Beberapa variasi T flip-flop menyertakan input reset dan preset tambahan. Input reset mengatur output menjadi keadaan logika tertentu (misalnya 0) saat diaktifkan, sedangkan input preset mengatur output menjadi keadaan logika lainnya (misalnya 1) saat diaktifkan. Hal ini memungkinkan kontrol lebih lanjut dalam pengaturan awal dan pemulihan flip-flop.

c) Edge-triggered T flip-flop: Pengembangan ini melibatkan penggunaan sinyal clock untuk mengatur kapan input T diproses. Dalam T flip-flop yang diatur tepi, perubahan input T hanya terjadi pada tepi naik atau tepi turun sinyal clock. Ini memungkinkan sinkronisasi yang lebih baik dan mengurangi kemungkinan kesalahan yang disebabkan oleh perubahan input selama proses transisi clock.

d) T Flip Flop dengan Enable (T Flip Flop with Enable):

Ini adalah variasi dari T Flip Flop yang memiliki input Enable (EN). Input Enable digunakan untuk mengaktifkan atau menonaktifkan operasi flip-flop. Ketika input Enable dinonaktifkan, output flip-flop tidak akan berubah meskipun input T berubah.

3. Bagaimana proses pengolahan data saat kondisi toggle?

    Jawab:

Saat kondisi toggle pada T Flip Flop, proses pengolahan data melibatkan perubahan keadaan output berdasarkan keadaan sebelumnya.

Proses pengolahan data terjadi sebagai berikut:

• Awalnya, T Flip Flop memiliki dua keadaan mungkin, yaitu 0 atau 1, yang dapat direpresentasikan oleh output Q. Misalnya, jika Q = 0, maka outputnya adalah 0, dan jika Q = 1, maka outputnya adalah 1.
• Ketika input T (Toggle) berubah menjadi 1 (tinggi), keadaan output Q akan berubah sesuai dengan keadaan sebelumnya. Jika Q awalnya adalah 0, maka output Q akan berubah menjadi 1. Jika Q awalnya adalah 1, maka output Q akan berubah menjadi 0.
• Setelah terjadi perubahan pada input T, keadaan output Q akan tetap dalam keadaan yang baru hingga ada perubahan pada input T berikutnya.
• Keadaan toggle pada T Flip Flop memungkinkan untuk secara bergantian mengubah output antara 0 dan 1 dengan setiap perubahan input T menjadi 1. Ini dapat digunakan untuk membagi sinyal input menjadi dua keadaan logika yang berlawanan secara bergantian.

7. Link Download [Kembali]

• HTML klik disini
• Simulasi Proteus klik disini
• Video Percobaan klik disini
• Datasheet IC 74LS112 klik disini
• Datasheet Switch klik disini
• Datasheet LED klik disini