Laporan Akhir 1 Modul 2

Laporan Akhir 1 Modul 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

a. Jumper

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

Bahan (proteus)

a. IC 7408 (JK filp flop)

Gambar 3. IC 74LS112

b. IC 7404

Gambar 4. IC 7404

c. IC 7432

Gambar 5. IC 7432

d. Power DC

Gambar 6. Power DC

e. Switch (SW-SPDT)

Gambar 7. Switch

f. Logicprobe atau LED

Gambar 8. Logic Probe

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Pada rangkaian percobaan 1 ini, kaki R (reset) dihubungkan ke B0 dengan inputan 0, kaki S (set) dihubungkan ke B1 dengan inputan 1, kemudian untuk kaki J dihubungkan ke B2 dengan inputan 0, kaki clk dihubungkan ke B3 dengan inputan 1, dan kaki K dihubungkan ke B4 dengan inputan 0. Untuk outputnya sendiri adalah Q  yang dihubungkan ke H7 dan Q' yang merupakan komplemen dari Q dan dihubungkan ke H6. kaki D dihubungkan ke B5 dengan inputan 0 dan kaki clk dihubungkan ke B6 dengan inputan 1. Untuk outputnya sendiri adalah Q yang dihubungkan ke H4 dengan input 0 dan Q' yang dihubungkan ke H3. Apabila rangkaian dijalankan maka untuk hasil outputnya sendiri adalah bernilai 0 untuk Q dan 1 untuk Q'. Hal ini disebabkan karena clk bersifat active low, dimana ia akan aktif saat berlogika 0.

• Saat B0=0, B1=1, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop  dimana Q=0 dan Q'=1.
• Saat B0=1, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop  dimana Q=1 dan Q'=0.
• Saat B0=0, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop  dimana Q=1 dan Q'=1. Kondisi ini dinamakan kondisi terlarang
• Saat B0=1, B1=1, B2=0, B3=clk, B4=0, B5=0, dan B6=⇨, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop dimana Q=0 dan Q'=1, 
• Saat B0=1, B1=1, B2=0, B3=clk, B4=1, B5=1, dan B6=⇨, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop dimana Q=0 dan Q'=1, 
• Saat B0=1, B1=1, B2=1, B3=clk, B4=0, B5=don't care, dan B6=0, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah  Q=0 dan Q'=1.
• Saat B0=1, B1=1, B2=1, B3=clk, B4=1, B5 dan B6 diputus, maka dihasilkan output toggle, dimana ia berlawanan dengan ouput sebelumnya.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Bagaimana jika B0 dan B1 sama sama diberi logika 0, apa yang terjadi pada rangkaian?

    Jawab : 

    Yang terjadi ketika B0 don B1 sama-sama diberi Logika 0 adalah keluaran / Output yang dihasilkan sama-sama berlogika dimana Q = I dan Q'=1. Hal ini dikarenakan Pada kaki S dan R nya bersifat aktif Low. Yang mana dia akan aktif saat diberikan masukan 0 sehingga ketika input S dan R diberi Logika 0 maka outputnya akan 1.

Jadi output yang didapatkan Pada Percobaan ini yaitu Q=1 dan Q'=1, Kondisi ini disebut kondisi terlarang dimana kondisinya tidak stabil sehingga dapat membuat IC menjadi rusak

2. Bagaimana jika B3 diputuskan/tidak dihubungkan pada rangkaian, apa yang terjadi pada rangkaian?

    Jawab :

    Ketika B1 diputuskan / tidak dihubungkan maka hal tersebut paling berpengaruh terhadap JK flip flop, hal ini dikarenakan yang terhubung ke clock pada jk flip flop adalah B3. Apabila input pada JK kita variasikan maka tidak akan mengalami perubahan, hal ini karena clock tidak terhubung.

Fungsi clock pada JK flip flop adalah untuk mengendalikan keluaran output JK flip flop. Nilai JK flip flop bergantung pada nilai set dan reset sesuai dengan sifat inputnya yaitu aktif low, dimana jika inputnya 0 maka outputnya bernilai 1 dan jika inputnya 1 maka outputnya 0. Sedangkan untuk D Flip flop tidak akan terjadi perubahan, hal ini karena clocknya masih terhubung.

3. Bagaimana pengaruh R-S Pada JK flip flop dan D flip flop?

    Jawab:

• Ketika S=0 dan R=0, Pada kondisi ini maka outputnya pada kedua flip flop tersebut tidak akan terjadi perubahan
• Ketika S= 0 dan R=1, Pada kondisi ini maka pada flip flop akan direset ke 0, sehingga outputnya Q=0 dan Q'=1
• Ketika S= 1 dan R=0, Pada kondisi ini maka kedua flip flopnya akan diatur ke 1 dimana Q=1 dan Q'=0
• Ketika S= 1 dan R=1, Pada kondisi ini maka didapatkan output flipflopnya yaitu Q=1 dan Q'=1, dimana kondisi ini disebut kondisi terlarang.

    

7. Link Download [Kembali]

• HTML klik disini
• Simulasi Proteus klik disini
• Video Percobaan klik disini
• Datasheet  IC 74LS112 (J-K Flip Flop) klik disini
• Datasheet IC 7474 (D Flip Flop) klik disini
• Datasheet Switch klik disini
• Datasheet LED klik disini