Laporan Akhir 2 Modul 3 (Percobaan 3a & 3b)

Laporan Akhir 2 Modul 3 (Percobaan 3a & 3b)

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

1. 74l92

2. 7493

3. power suply

4. probe

5. switch

                    

6. Panel DL 2203D

7. Panel DL 2203C 

8.Panel DL 2203S 

9. Jumper

3. Rangkaian Simulasi [Kembali]

Gambar Rangkaian Percobaan 3a

Gambar Rangkaian Percobaan 3b

4. Prinsip Kerja Rangkaian [Kembali]

Berdasarkan percobaan pada 3a,Rangkaian 3a tersebut merupakan rangkain syncronous counter menggunakan 2 buah ic yaitu 74193 dan 74192 yang outputnya terhubung ke logic probe dan kaki inputnya terhubung ke switch yang terhubung ke Vcc dan ground.Pada IC 74193 dan IC 74192 kaki D0, D1, D2, dan D3 terhubung ke switch B4, B5, B6, B7, pada kaki UP terhubung ke switch B1, pada kaki DN terhubung ke kaki B2, pada kaki PL terhubung ke kaki B3 dan kaki MR terhubung ke B0.

Variasi kondisi pada percobaan 3a sesuai jurnal adalah:

• Apabila S0=1, S1=don't care, S2= don't care, S3=don't care,  maka output yang dihasilkan 0000 yang ditandai logicprobenya tidak menyala (off). Hal ini disebabkan karena pada counter IC 74192 maupun counter IC 74193 S0 terhubung ke kaki MR yang berfungsi untuk mereset sehingga ouput yang terbaca yakni 0000.
• Apabila S0=0, S1=0, S2= don't care, S3=don't care,  output yang dihasilkan adalah off pada counter IC 74192 maupun counter IC 74193
• Apabila S0=0, S1=0, S2=0, S3=0, maka output yang dihasilkan adalah off
• Apabila S0=0, S1=clock, S2= 1, S3=1, maka output yang dihasilkan akan dalam kondisi counter up , dimana S1 terhubung ke clock dan S2 berlogika 1 yang akan menyebabkan counter IC 74193  akan mencacah secara berurutan dari hexadesimal 0-15(F) yakni dari 0000 - 1111 dan IC 74192 counter up dari 0-9
• Apabila S0=0, S1=1, S2= 0, S3=1, maka output yang dihasilkan akan dalam kondisi counter dn , dimana S2 terhubung ke clock dan S1 berlogika 1 yang akan menyebabkan counter IC 74193  akan mencacah secara berurutan dari hexadesimal 15(F) - 0 yakni dari 1111 - 0000. dan IC 74192 counter down dari 9-0

Variasi kondisi pada percobaan 3b sesuai jurnal adalah:

• Apabila S0=1, S1=don't care, S2= 0, S3=don't care,  maka output yang dihasilkan 0000 yang ditandai logicprobenya tidak menyala (off). Hal ini disebabkan karena pada counter IC 74192 maupun counter IC 74193 S0 terhubung ke kaki MR yang berfungsi untuk mereset sehingga ouput yang terbaca yakni 0000.
• Apabila S0=0, S1=don't care, S2= don't care, S3=0,  output yang dihasilkan adalah off pada counter IC 74192 maupun counter IC 74193
• Apabila S0=0, S1=0, S2=1, S3=0, maka output yang dihasilkan adalah off
• Apabila S0=1, S1=0, S2= 1 S3=1,  output yang dihasilkan adalah off pada counter IC 74192 maupun counter IC 74193
• Apabila S0=0, S1=1, S2= 0, S3=1, maka output yang dihasilkan akan dalam kondisi counter down
• Apabila S0=0, S1=0, S2= 1, S3=1, maka output yang dihasilkan akan dalam kondisi counter up

.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Analisa Pengaruh PL pada IC yang digunakan !

Jawab :

Pengaruh PL yaitu jika input pada PL berlogika 0 maka output yang dihasilkan tidak terjadi perubahan, namun ketika PL yang terhubung ke B3 diberikan logika 1, dan b1 atau b2 nya kita variasikan  maka akan terjadi perubahan output dimana rangkaian tersebut akan mnghitung/mencacah bilangan biner

2. Analisa Pengaruh penambahan gerbang OR pada Percobaan !

Jawab:

Pengaruh penambahan gerbang OR pada rangkaian percobaan 3b adalah sebagai pemberi kondisi counter untuk UP atau DOWN. Pada masing-masing gerbang OR ini salah-satu kaki inputannya diberi sumber clock sedangkan kaki inputan lainnya terhubung ke S1 dan S2. Inputan saklar S1 dihubungkan ke gerbang OR dengan mengumpankan output ke kaki UP pada IC counter, sedangkan inputan saklar S2 dihubungkan ke gerbang OR dengan mengumpankan output pada kaki DOWN.

Sehingga apabila S1 berlogika 1 dan S2 berlogika 0 maka akan menghasilkan counter DOWN. Namun apabila S1 belogika 0 dan S2 berlogika 1 maka akan menghasilkan counter UP.

3. Analisa counter up dan counter down pada data percobaan 3a dan 3b 1

Jawab :

Untuk percobaan 3a, counter up terjadi ketika input S1 yang terhubung pada kaki UP berupa input clock dan Input S2 nya berlogika 1. Sedangkan counter down terjadi ketika input S2 nya yang terhubung ke kaki DN berupa input clock dan Input S1 nya berlogika 1.

Untuk percobaan 3b, S1 dan S2 sendiri dimasukkan ke gerbang OR yang berbeda terlebih dahulu, yang mana nanti akan berpasangan dengan input clock, setelah itu baru dihubungkan ke input UP dan DN pada IC. counter up terjadi ketika input S2 berlogika 1 dan S1 berlogika 0. Sedangkan counter down terjadi ketika input S1 berlogika 1 dan S2 berlogika 0.

7. Link Download [Kembali]

• File HTML klik disini
• File Simulasi Rangkaian 3a klik disini
• File Simulasi Rangkaian 3b klik disini
• File Video Percobaan klik disini
• File Datasheet IC 74192 klik disini
• File Datasheet IC 74193 klik disini
• File Datasheet Switch klik disini